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Z80180是一款8位MPU,具有降低系统成本的优势

时间:2019-3-29, 来源:互联网, 文章类别:元器件知识库

一般说明
Z80180是一款8位MPU,具有降低系统成本的优势
提供与现有Zilog Z80设备的完全向后兼容性。
通过在芯片上集成几个关键系统功能可以降低系统成本
与CPU。这些关键功能包括I / O设备,如DMA,UART和定时器通道。 芯片内还包括等待状态发生器,时钟振荡器和中断控制器。
Z80180采用80引脚QFP,68引脚PLCC和64引脚DIP封装。具有上线的所有信号均为低电平有效。
例如,B / W,其中WORD活跃低); 和B / W,其中BYTE是活跃的低。
电源连接遵循表1中列出的常规描述。
表1.电源连接约定
图1. Z80180功能框图连接电路装置电源VCC VDD地GND VSS

引脚配置

引脚说明
A0-A19。地址总线(输出,高电平有效,3态)-A0-A19构成一个20位地址
总线。地址总线提供内存数据总线交换的地址,最大1 MB,
和I / O数据总线交换,最高64 KB。地址总线进入高阻态
在复位和外部总线确认周期期间。地址线A18与多路复用
在Z80180的DIP版本中,可编程重载定时器(PRT)通道1(TOUT,在复位时选择为地址输出)和地址线A19的输出不可用。
BUSACK-Bus Acknowledge(输出,低电平有效)。 BUSACK表示请求
设备,MPU地址和数据总线,以及一些进入高阻抗状态的控制信号。
表2. RESET BUSACK和SLEEP期间的引脚状态(续)(续)针号和
包类型默认
引脚状态
QFP PLCC DIP RESET BUSACK SLEEP
PS014005-0817概述
Z80180微处理器单元
产品规格
9
BUSREQ-Bus请求(输入,低电平有效)。此输入用于外部设备(如DMA控制器)请求访问系统总线。此请求要求比NMI更高的优先级,并始终在
当前机器周期结束。该信号阻止CPU进一步执行指令并将地址和数据总线以及其他控制信号置于高阻抗状态。
CKA0,CKA1-异步时钟0和1(双向,高电平有效)。在输出时模式,这些引脚是发送和接收时钟
ASCI波特率发生器的输出。在输入模式下,这些引脚用作ASCI波特率发生器的外部时钟输入。 CKA0与多路复用DREQ0和CKA1与TEND0复用。
CKS串行时钟(双向,高电平有效)。该行是CSIO通道的时钟。
CLOCK-系统时钟(输出,高电平有效)。输出用作a
MPU和外部系统的参考时钟。该输出的频率等于晶体或输入时钟频率的一半。
CTS0-CTS1-Clear发送0和1(输入,低电平有效)。这些线是调制解调器控制ASCI信道的信号。 CTS1是与RXS复用。
D0-D7-数据总线(双向,高电平有效,3态)。 D0-D7构成一个8位双向数据总线,用于传输
来自I / O和存储设备的信息。数据总线进入高阻态复位期间的状态和外部总线确认周期。
DCD0-数据载波检测0(输入,低电平有效)。可编程调制解调器控制信号
对于ASCI频道0。DREQ0,DREQ1。 DMA请求0和1(输入,低电平有效)。 DREQ用于请求a
从一个片上DMA通道进行DMA传输。 DMA通道监控这些输入以确定外部设备何时准备好进行READ或WRITE操作。
这些输入可以编程为水平或边缘感应。 DREQ0是多路复用的与CKA0。
E-Enable Clock(输出,高电平有效)。同步机器周期时钟输出公交交易。
EXTAL-外部时钟晶振(输入,高电平有效)。晶体振荡器连接。一个
不使用晶振时,可以在此引脚上输入外部时钟到Z80180。这个输入是施密特触发的。
HALT-HALT / SLEEP(输出,低电平有效)。 CPU执行后,该输出有效
HALT或SLEEP指令,等待不可屏蔽或可屏蔽操作恢复前中断。它还与M1和ST信号一起使用来解码CPU机器周期的状态。
INT0-可屏蔽中断请求0(输入,低电平有效)。该信号由...生成
外部I / O设备。 CPU在当前指令结束时处理这些请求
PS014005-0817概述
Z80180微处理器单元
产品规格
10
循环只要NMI和BUSREQ信号无效。 CPU通过中断确认此中断请求
承认周期。在此循环期间,M1和IORQ信号都变为活动状态。
INT1,INT2-可屏蔽中断请求1和2(输入,低电平有效)。该信号由外部I / O设备生成。 CPU在当前结束时表达这些请求
只要NMI,BUSREQ和INT0信号无效,就会产生指令周期。 CPU
通过中断确认周期确认这些请求。与INT0的确认不同,在此周期内,M1或IORQ信号都不会激活。
IORQ-I / O请求(输出,低电平有效,3态)。 IORQ表示地址总线包含用于I / O READ或I / O WRITE操作的有效I / O地址。 IORQ也会生成,与M1一起,在确认INT0输入信号期间表示a中断r

TEND0,TEND1-传输结束0和1(输出,低电平有效)。此输出已声明在最近的DMA的WRITE循环期间处于活动状态
操作。它用于指示块传输的结束。 TEND0与多路复用CKA1。
TEST-Test(输出,不是DIP版本)。该引脚用于测试,必须保持打开状态。
TOUT-Timer Out(输出,高电平有效)。 TOUT是PRT通道1的脉冲输出。该线与地址总线的A18复用。
TXA0,TXA1-发送数据0和1(输出,高电平有效)。这些信号是来自ASCI信道的传输数据。发送的数据变化与发送时钟的下降沿有关。
TXS时钟串行发送数据(输出,高电平有效)。该行是传输的数据来自CSIO频道。
WAIT-Wait(输入,低电平有效)。 WAIT向MPU指示所寻址的内存或者I / O设备尚未准备好进行数据传输。该输入在下降沿采样
T2(以及随后的等待状态)。如果输入采样为低,则额外等待插入状态,直到WAIT输入采样为高电平,此时执行继续。
WR-WRITE(输出,低电平有效,3态)。 WR表示CPU数据总线成立有效数据存储在寻址的I / O或存储器位置。
XTAL-Crystal(输入,高电平有效)。晶体振荡器连接。必须留下此引脚如果使用外部时钟而不是晶体,则打开。振荡器输入不是TTL电平
(请参阅第21页的直流特性)。几个引脚用于不同的条件,视情况而定。

多路引脚说明
表4.多路复用引脚说明
引脚说明
A18 / TOUT在RESET期间,该引脚初始化为A18引脚。 如果是TOC1或TOC0
定时器控制寄存器(TCR)的位设置为1,TOUT功能为选择。 如果TOC1和TOC0被清除为0,则选择A18功能。
CKA0 / DREQ0在RESET期间,该引脚初始化为CKA0引脚。 如果是DM1或SM1在DMA模式寄存器(DMODE)中设置为1,DREQ0功能始终为选择。
CKA1 / TEND0在RESET期间,该引脚初始化为CKA1引脚。 如果CKA1D位在ASCI中控制寄存器ch1(CNTLA1)设置为1,选择TEND0功能。 如果
CKA1D位设置为0,选择CKA1功能。
RXS / CTS1在RESET期间,该引脚初始化为RXS引脚。 如果CTS1E位在ASCI中状态寄存器ch1(STAT1)设置为1,选择CTS1功能。 如果
CTS1E位设置为0,选择RXS功能。

建筑
Z180®结合了高性能CPU核心和各种CPU核心
系统和I / O资源可用于广泛的应用程序。 CPU核心包括
五个功能块:时钟发生器,总线状态控制器,中断控制器,存储器
管理单元(MMU)和中央处理单元(CPU)。集成的I / O.
资源构成剩下的四个功能块:直接存储器访问(DMA)控制(2个通道),异步串行通信接口(ASCI)2个通道,可编程重载定时器(PRT)2个通道和时钟串行I / O(CSIO)渠道。
时钟发生器 - 从外部晶振或时钟输入生成系统时钟。该外部时钟除以2或1,并提供给内部和外部设备。总线状态控制器 - 该逻辑执行所有状态和总线控制活动
与CPU和一些片上外设相关联。包括等待状态定时,复位周期,DRAM刷新和DMA总线交换。中断控制器 - 该逻辑监视并优先考虑各种内部和内部控制器外部中断和陷阱,以提供来自CPU的正确响应。维持与Z80®CPU兼容,支持三种不同的中断模式。
内存管理单元 - MMU允许您映射CPU使用的内存(逻辑上只有64 KB)进入Z80180支持的1 MB寻址范围。该MMU目标代码的组织允许与Z80的维护兼容性CPU,同时提供对扩展内存空间的访问。这个组织已经实现
通过使用有效的公共区域 - 银行区域计划。
中央处理单元 - CPU被微编码以提供作为对象代码的核心兼容Z80 CPU。它还提供了Z80指令集的超集,包括8位乘法。修改核心以允许执行许多指令在更少的时钟周期内。
DMA控制器 - DMA控制器提供存储器之间的高速传输和I / O设备。支持的传输操作是内存到内存,内存到/来自
I / O和I / O到I / O.支持的传输模式是请求,突发和循环窃取。 DMA传输可以访问整个1 MB地址范围,块长度最大为64 KB,并且以跨越64K边界。
异步串行通信接口(ASC) - ASCI逻辑提供两种单个全双工UART。每个通道都包含一个可编程波特率发生器和调制解调器控制信号ASCI通道也支持多处理器通信格式以及中断检测和生成。
可编程重载定时器(PRT) - 该逻辑由两个独立的通道组成,每个都包含一个16位计数器(定时器)和计数重载寄存器。时间基准计数器在到达计数器之前从系统时钟(除以20)得出。PRT通道1提供可选输出以允许波形生成。

图5.定时器初始化,倒计时和重载时序

时钟串行I / O(CSIO)。 CSIO通道提供半双工串行发送器和接收者。 该通道可用于与另一通道的简单高速数据连接微处理器或微电脑。 TRDR用于CSIO传输和接收。 系统设计必须确保满足半双工操作的限制。
发送和接收操作不能同时发生。 例如,如果是在CSIO接收数据时尝试传输,CSIO不起作用。TRDR未缓冲。 尝试执行前一个CSIO传输传输数据仍然被移出导致移位数据立即

更新,破坏正在进行的传输操作。 读取TRDR而a必须避免发送或接收正在进行中

操作模式
Z80®与64180兼容性
Z80180是两款不同的祖先处理器,ZiLOG的原装Z80和Hitachi 64180.操作模式控制寄存器(OMCR),如图8所示,可以编程在两者之间进行选择某些Z80和64180的区别。
图8.操作控制寄存器(OMCR:I / O地址= 3Eh)M1E(M1使能) - 该位控制M1输出,设为1在重置期间。
当M1E = 1时,M1输出在操作码获取周期INT0期间置为低电平确认周期,NMI的第一个机器周期确认。

在Z80180上,这个选择使处理器只获取一次RETI指令,当从零等待状态存储器中取出RETI时,使用三个时钟机器周期,
它们不完全兼容Z80,但与片上CTC兼容。当M1E = 0时,处理器在指令获取周期期间不会驱动M1 Low。 后仅一次获取RETI指令,在正常时序下,处理器返回并使用包括驱动M1的完全Z80兼容循环来重新获取指令低。 某些外部Z80外设可能需要正确解码的RETI指令。
图9说明了当M1E = 0时的RETI序列。

M1TE(M1临时启用) - 此位控制临时断言M1信号。 它总是以1读回,在复位期间设置为1。
当M1E设置为0以容纳某些外部Z80外设时,那些相同在对某些寄存器进行编程以完成正在编程的功能之后,器件可能需要M1上的脉冲。
例如,当控制字写入Z80 PIO以启用中断时,不启用实际上发生直到PIO识别出有效的M1信号。 当M1TE = 1时,有M1的运作没有变化信号和M1E控制其功能。 当M1TE = 0时,M1输出在该期间被置位无论状态如何,下一个操作码获取周期
编程到M1E位。 这个例子只是暂时的(只有一次)和你不需要预编程1来禁用该功能(参见图10)。

IOC-该位控制IORQ和RD信号的时序。 它由RESET设置为1。当IOC = 1时,IORQ和RD信号的功能与Z64180相同(图11)。

当IOC = 0时,IORQ和RD信号的时序与Z80的时序匹配。该由于T2的上升沿,IORQ和RD信号有效(见图12)。

HALT和低功耗工作模式 - Z80180可以在五种模式下工作尊重活动和功耗:
• 普通手术
•HALT模式
•IOSTOP模式
• 睡眠模式
•SYSTEM STOP模式
正常操作 - Z80180处理器正在获取并运行程序。所有使能功能和器件部分有效,HALT引脚为高电平。
HALT模式 - 该模式由HALT指令输入。此后,Z80180处理器不断获取以下操作码,但不执行它,并驱动
HALT,ST和M1引脚均为低电平。振荡器和PHI引脚保持有效,中断和总线授予外部主设备,并且可以发生DRAM刷新和所有片上I / O设备继续运行,包括DMA通道。
Z80180响应低电平复位而从HALT模式响起,接通来自a的中断启用片上源,NMI上的外部请求或启用的外部请求INT0,INT1或INT2。在中断的情况下,返回地址是以下指令
HALT指令;此时程序可以分支回HALT等待另一个中断的指令,或者可以检查系统/应用程序的新状态并做出适当的响应。

休眠模式 - 通过保持IOSTOP位(ICR5)的第3位和第6位进入休眠模式CPU控制寄存器(CCR3,CCR6)全为零并执行SLEEP指令。该振荡器和PHI输出继续运行,但是被CPU核心阻塞了DMA通道可降低功耗。 DRAM刷新停止但中断和
授予外部主人可以发生。除非总线被授予外部主机,否则A19-0和除HALT之外的所有控制信号都保持为高电平。 HALT很低。 I / O除了DMA通道之外,操作在SLEEP指令之前继续。
Z80180响应低电平复位而退出休眠模式来自片上源的中断请求,NMI上的外部请求或外部请求请求INT0,INT1或INT2。
如果单独禁用中断源,则无法使Z80180退出休眠状态模式。如果单独使能中断源,并且IEF位为1则中断全局启用(通过EI指令),发生最高优先级的活动中断,返回地址是SLEEP指令后的指令。如果是中断源单独使能,但IEF位为0,因此全局禁用中断(通过DI指令),Z80180只需执行以下操作即可退出SLEEP模式(诸)指令。
这提供了一种与高速外部事件同步的技术导致中断响应序列施加的延迟。图14显示了由于中断请求退出SLEEP模式的时序。Z80180需要大约1.5个时钟才能重启。

通过设置I / O控制的IOSTOP位进入IOSTOP模式-IOSTOP模式寄存器(ICR)为1.在这种情况下,片上I / O(ASCI,CSIO,PRT)停止工作。 然而,CPU继续运行。 从IOSTOP模式恢复是通过重置IOSTOP位在ICR为0。
系统停止模式 - 系统停止模式是SLEEP和IOSTOP的组合模式。 通过将ICR中的IOSTOP位设置为1进入系统停止模式,然后执行执行SLEEP指令。 在此模式下,片上I / O和CPU停止运行,降低功耗,但PHI输出继续运行。 从中恢复SYSTEM STOP模式与从SLEEP模式恢复相同,但内部I / O除外源(由IOSTOP禁用)无法生成恢复中断。

标准测试条件DC特性部分适用于以下标准测试条件,除非另有说明。 所有电压均参考GND(0 V)。 正电流流入参考引脚。
所有AC参数均假设负载电容为100 pF。 每50 pF增加10 ns延迟数据总线的负载最大增加到200 pF,地址增加到100 pF和控制线。 交流定时测量参考1.5伏(CLOCK除外,参考10%和90%的分数温度范围和产品编号。 包装图纸在包信息部分(参见图15)。

正常操作必须在推荐的操作条件下。 如果这些超出条件,它会影响LSI的可靠性。

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